Last updated by at .

Monthly Archives: December 2011

Programming Tools for Altera FPGA — Usb Blaster

If you work with an evaluation board from Altera FPGA, you need a suitable programmer for Altera FPGA. One is a programmer called Usb Blaster is intended only for Altera FPGA.
With Usb Blaster was only using the usb interface with your computer. While the interface to an FPGA using JTAG mode.

This tool would be suitable for all Altera FPGA. To install the drivers, drivers are required to be directed manually to the directory where you installed the program.

Thus you do not need to buy an evaluation board equipped with an internal usb. So you are free to choose the evaluation board or you will work with minimal FPGA and compact.

 

Posted in Electronics, fpga | Tagged , , | Leave a comment

Belajar dari dunia anak-anak

Title: Learning from the world of children
This post is a reflection of my heart, not from any adaptation. If any same nature, it is because we have the same heart and are in the same world. Sorry this article was written in Indonesian, for the sincerity of the writing.

 Posting kali ini merupakan serpihan dialektika dari posting tentang Dua belahan cinta berlabuh. Namun aku menyoroti manusia yang berada disisi kiri atau “Learning Overall from Virtual spaces Existence” — LOVE  — disebut sebagai “Pembelajar”. Sedangkan obyek yang dipelajari adalah dunia anak-anak, berada disebelah kanan berada dalam “Virtual spaces Existence”.

Pernahkan kita mengamati secara seksama tentang dunia anak-anak ?

Pertanyaan ini dilontarkan, karena tidak semua orang bisa mengerti tentang dunia anak-anak, apalagi memaknai lebih dalam apa sebenarnya dunia anak-anak itu. Bahkan diberbagai belahan dunia para pasutri sudah pasti pernah memiliki anak yang merupakan citra dari dirinya sendiri, karena ini adalah proses kehidupan secara alamiah yang harus terjadi. Akan tetapi belum tentu semua para  orang tua yang memiliki anak-anaknya mengerti, apalagi dapat menyelami dunia anaknya sendiri.

Dunia anak merupakan sebuah “ekpresi kejujuran”, dimana semua perilaku didalam sosialnya berjalan secara alamiah. Sudah barang tentu hal itu terjadi jika si anak-anak tetap berada pada sisi “Virtual spaces Existence”, yang ditandai adanya wajah polos. Sebagian orang kepolosan wajah anak-anak, menganggapnya sebagai wajah “bodoh”, “dungu”, itulah awal dari kesalahan persepsi terhadap dunia anak-anak. Ironis memang, kepolosan anak dianggap sebuah kedunguan, yah sudah barang tentu itu karena ketidak mampuan sang “Pembelajar” untuk dapat menembus dunia anak-anak yang memang berada dalam “Virtual spaces Existence”. Mengapa demikian, karena sang “Pembelajar” cara menembus dunia anak-anak masih menggunakan dunianya sendiri yaitu dunia orang dewasa, sudah barang tentu tidak akan ada link and match diantara keduanya. Karena para “Pembelajar” yang notabene berada disebelah kiri yaitu “LOVE”, haruslah menggunakan menengok kedaerah “love” yang juga ada pada diri sang “Pembelajar”. 

Karena ada pepatah, untuk mengetahui dunia anak-anak, masuklah kedaerah anak-anak, bukan menjadi anak-anak. Maksudnya masuklah kedaerah “Virtual spaces Existence”, dengan demikian akan terjalin antara LOVE + love tertangkup menjadi satu yaitu jalinan cinta mengerti dunia anak-anak. Sebenarnya ini adalah wahana pembelajaran bagi orang dewasa untuk bisa mengerti tentang jati-dirinya, karena sebelumnya pernah menjadi anak-anak, namun dikala itu sang “Pembelajar” tidak d.apat memaknai bahkan mengerti tentang dirinya sendiri.

Jangan usik dunia anak-anak……

Kalau anda terbiasa mengamati dunia anak-anak dikala sedang bermain-main, baik berkelompok maupun sendiri, kita dapat menikmatinya tentang kepolosan, keluguanya. Entah mengapa, jujur saja, kalau benar anda dapat menembus “Virtual spaces Existence”nya , anda seakan dapat menikmati keindahan, ketentraman dunia anak-anak.

Mengapa demikian ?

 ”Virtual spaces Existence”, itu adalah dunia Tuhan yang dititahkan kepada manusia sejak berada dalam rahim ibu. Penitahan itu adalah sebagai bagian dari belahan Cinta Tuhan kepada manusia, sedangkan belahan cinta lainnya adalah diluar diri manusia yaitu Dunia nyata yang kita tempat. Demi kesucian dan kemuliaan dari “Virtual spaces Existence”, oleh Tuhan diletakkan secara maya, orang mengatakan berada dilubuk hati yang pang dalam, atau cara pengungkapan lainnya.

Kembali kedunia anak-anak. Anak-anak yang masih belum beranjak dewasa, kebanyakan dunia anak-anak masih berada pada daerah “Virtual spaces Existence”nya. Dunia ini identik dengan kepolosan, keluguan, kejujuran, tampil apa adanya, kalau kita terbiasa dengan dunia anak-anak akan menemukan batas antara masih berada di “Virtual Existence” atau berada diluarnya. Dikatakan dunia anak kecil seperti dunia yang tidak berdosa.

Kapan dikatakan sebagai bukan anak-anak ?

Dunia anak-anak dikatakan sudah bermigrasi menjadi dunia bukan anak-anak, bila sudah secara keseluruhan bermigrasi dari “Virtual spaces Existence” yang berada di kanan menuju ke kiri.

Tanda-tandanya jika sang anak sudah mulai menggunakan akal-pikirannya dalam setiap perilakunya. Oleh karena itu kita sebagai orang tua, harus mengawal, memberikan pembinaan, memberikan contoh kepada anak-anak kita cara berperilaku, bertindak jangan sampai tidak sesuai dengan aturan-aturan yang ada dalam “Virtual spaces Existence”. Secara tertulis aturan-aturan yang ada dalam “Virtual spaces Existence”, dituliskan dalam kitab-kitab Agama yang dibawa oleh para RosulNya.

Namun yang paling penting sebagai manusia yang sudah mulai bermigrasi ke luar dari “Virtual spaces Existence”, hendaklah selalu belajar kembali untuk menengok dunia yang pernah disinggahi dan ditinggalinya.

Kadang orang bijak mengatakan:

Didalam menjalankan berkehidupan didunia ini hendaklah kita selalu menggunakan “Hati Nurani“. Maksudnya saat menggunakan akal-pikiran hendaklah jangan meninggalkan “Hati Nurani”, karena Hati Nurani adalah saudara Tua dari Akal-Pikiran yang kita miliki.

Sekian posting saya

Mudah-mudahan ada manfaatnya.

 

 

Posted in filsafat | Tagged , | 3 Comments

Dua belahan cinta berlabuh

Title: Integrity of the two hemispheres of love
This post is a reflection of my heart, not from any adaptation. If any same nature, it is because we have the same heart and are in the same world. Sorry this article was written in Indonesian, for the sincerity of the writing.

Hari ini selasa 20/Desember/2011 aku terbangun dini hari jam 3.50WIB. Segar rasanya, namun aku terdiam seakan ada yang perlu aku ungkapkan dalam bentuk dialektika. Sebenarnya saat itu terlintas dalam hati saya tentang kata “Love”, sepercik hati menggugah bahwa sebenarnya didalam berkehidupan harus disandarkan pada kata “Love”. Karena “Love” saya terbangun kembali pada keadaan yang sama untuk melakukan kegiatan-kegiatan sehari-hari.

Didalam dadaku yang mulai menghangat karena aku terbangun, sepercik hati juga menggugah….”Love” tak akan kawedar (tergelar) tanpa berlabuh di dua sisi.

Disini aku memberikan judul “Dua Belahan Cinta Berlabuh”, bahwa cinta sesungguhnya yang akan abadi adalah dua belahan cinta yang tertangkup menjadi seutuhnya. Bukanlah cinta satu belah saja melainkan keduanya, menyatu menjadi cinta yang sesungguh.

Hmm….aku mencoba tetap bertahan dengan meredam semua akal-pikiranku, agar dadaku tetap terjaga dan aku mencoba untuk menangkap alam bawah sadarku dengan saksi akal-pikiranku. Aku mulai mencoba untuk menjlentrehkan secara sistimatis sesuai dengan pengalaman hidup yang aku jalani saat ini. Aku memang sering menyadari bahwa disetiap lini kehidupan selalu berbarengan dua sisi yang saling bertangkup, seperti Pria-Wanita, Siang-Malam, Marah-Sabar, AKu datang Kau hadir, Tegur dan Sapa, dan lain sebagainya. Dimana keberadaan salah satunya dikarenakan oleh keberadaan lainnya. Aku memandang Kau dari Aku, Aku Kau pandang dari Engkau. Boleh dikatakan makna ini adalah saling berbalas wujud tanpa ada putus hubungan, satu mati maka matilah semuanya. Inilah yang disebut dengan pemaknaan “Cinta” atau “Love” yang sesungguhnya.

Masih pagi hari….aku bergumam, dan memiliki pemikiran yang agak berbeda, bagaimana kalau aku menerawang untuk memandang masa kecilku. Anggap sosok manusia masa kecilku adalah orang lain. Kan bisa karena masa laluku bisa aku anggap adalah sosok lain, ini memang agak aneh menurut akal-pikiranku.

Ternyata aku masih bisa mengingat masa kecilku dalam batas tertentu, yaitu saat aku digendong sekitar berumur 3th, sebelumnya aku tidak bisa menyadari dan mengingatnya.

Bagaimana dengan aku sebelum berumur 3th, sadarkah aku dengan keberadaanku saat itu ?

Jawabannya, aku tidak tahu entah apa yang terjadi saat itu. Sepertinya umur 3th sebelumnya adalah aku yang telah hilang dan aku tidak mengenalnya. Karena ini masih berada dalam ranah dunia, semuanya masih bisa diperbincangkan dengan segala aspek kenyataan yang ada, karena  semua orang didunia ini pasti mengalaminya.

Bagaimana dengan anda cobalah mengingat, sejak mulai kapan anda dapat mengenal diri anda sendiri.

Maksudnya, aku coba untuk bisa mengkaji dengan pemikiran terdalam mengenai perjalanan manusia sejak didunia yang memang merupakan platform kehidupan untuk bisa disadari, daripada aku biarkan begitu saja tanpa ada sepercik pemikiran apapun.

Bukankah kita semua adalah mahluk manusia dipenuhi dengan tanggung jawab dengan aspek kesadaran dalam setiap langkah hidupnya ?.

Bak, kita sedang berjalan menelusuri setiap jengkal jalan dengan kaki kita, diperlukan sebuah kesadaran diantara semua komponen tubuh tentang keberadaan kita dalam perjalanan itu. Baik semua panca indera, bagian-bagian motorik tubuh, juga diajak sesadar-sadarnya tanpa adanya pemaksaan dengan kaidah selaras, serasi dan seimbang (3S). Bila salah satu komponen tubuh sedang tidak dalam keadaan 3S maka hendaklah perjalanan ditangguhkan sebentar untuk mendapatkan kembali kondisi 3S itu. Dengan demikian kita dapat memiliki aspek kesadaran penuh dalam setiap langkah kehidupan nyata ini.

Karena “Cinta” adalah sebuah kaidah dasar antara dua wahana yang saling tertangkup, aku mencoba menelaah kata yang sudah dikenal diseluruh dunia ini yaitu “LOVE”. Seperti yang aku tuliskan diatas, “LOVE” tak akan pernah kawedar bila  tidak ada dua sisi untuk berlabuh. Untuk itu aku mencoba memberanikan diri untuk membuat dua arti singkatan “LOVE” ini menjadi:

 

Learning Overall in Virtual spaces Existence — love

Learning Overall from Virtual spaces Existence — LOVE

 

Untuk membedakannya aku singkat dengan huruf kecil dan huruf besar, yang menandakan huruf kecil adalah cinta berlabuh dialam anak-anak, dan huruf besar cinta berlabuh dimasa dewasa.

Aku mencoba menggambarkan salah satu contoh “dua belahan cinta” yang secara nyata terjadi dihadapan kita dalam kesehariannya. Atas nama cinta, dipastikan sesungguhnya terbelah menjadi dua dalam tempat yang berbeda. Terjadinya cinta sesungguhnya, dikarenakan dua labuhan cinta ditempat berbeda bertemu dan bertangkup menjadi satu kesatuan yang utuh, ya itulah cinta yang sebenarnya. Dimana ada cinta, pasti ada “Dua belahan cinta berlabuh”.

Disini saya mencoba menguraikan seandainya ada sosok manusia, yang didalam perjalan hidupnya tetap tegar sampai menjadi sosok manusia dewasa.  Sudah dipastikan tanpa adanya cinta, tidak mungkin sosok manusia tersebut sampai kepada usia dewasa. Sudah pastilah, kisah perjalanannya dilandaskan kepada cinta, cinta memelihara hidupnya, cinta mencari penhidupannya, cinta berkomunikasi antar sesama, begitulah seterusnya. Pada illustrasi gambar diatas, digambarkan sosok manusia yang sudah dewasa, sebenarnya dalam perjalanan hidupnya menuju kedewasaan sejak dilahirkan akan melewati dua keadaan yang sangat berbeda. Sisi kanan dan sisi kiri terdapat garis pemisah, dimana memiliki alam kemanusiaan yang berbeda. Sisi kanan adalah  “Virtual” spaces Existence” dengan garis pemisah kapan  kita tidak  dapat mengingat waktu masih anak-anak. Sisi kiri adalah sisi dunia nyata orang dewasa, dimana sudah dilengkapi pancaindera secara sadar dan otak sudah bekerja dan digunakan.

Disebelah kanan artinya, pada saat itu adalah berada pada ruang waktu yang tidak bisa ditembus sekalipun oleh pancaindera kita, ruang waktu itu saya menyebutnya sebagai: “Virtual spaces Existence”, ini adalah sebuah istilah bebas, menurut saya. Saya katakan sebagai virtual karena kitapun tidak bisa mengetahui alam kesadaran saat itu, padahal itu sama-sama berada didunia ini.

Learning Overall in Virtual spaces Existence

Dalam istilah saya menyebutnya sebagai: “Belajar secara keseluruhan didalam keberadaannya ruang virtual”. Ini terjadi pada kurun waktu sebelum kita mulai lupa mengingat masa kanak-kanak kita. Artinya kita berada disebelah kanan, semua perilaku anak-anak tidaklah dikendalikan oleh akal-pikirannya, buktinya sang pelaku sendiri tidak bisa mengingat dirinya sendiri.

Nah, disinilah semua gerak-gerik, tingkah-laku dan lain-lainnya dilakukan atas suasana ruang virtual itu. Orang jawa mengatakan, anak-anak bermain dengan amongnya (pengayom virtualnya). Disitulah keberadaan sang pengayom sejati, yang telah dititipkan dan dititahkan oleh sang pencipta kedalam tubuh manusia. Dikatakan bahwa dunia anak-anak adalah dunia lugu, tampil apa adanya dan bukan ada apanya, serta dunia anak-anak dikatakan serba ekpresi kejujuran. Namun dalam keberadaannya di daerah ini (sebelah kanan), anak-anak juga belajar mengintip daerah dibaliknya (sebelah kiri). Makanya dikatakan anak-anak belajar secara keseluruhan tentang lingkungannya didalam “Virtual spaces Existence” nya. Ibarat dia berada dirumahnya sendiri, namun dia belajar dengan mengamati atau mengintip dunia tetangganya (sebelah kiri). Siapa ?, minimal anak-anak belajar mengenal siapa Bapak dan Ibunya. Ini ditandai dalam illustrasi sebagai garis merah putus-putus menuju ke kiri.

 Learning Overall from Virtual spaces Existence

Dalam istilah saya menyebutnya sebagai: “Belajar secara keseluruhan dari keberadaannya ruang virtual”. Ini terjadi pada kurun waktu sesudah kita mulai  mengingat masa kanak-kanak kita. Artinya kita berada disebelah kiri, semua perilaku kita sudah mulai dikendalikan oleh akal-pikiran, buktinya kita sebagai pelaku sudah mulai mengingat keberadaan kita sendiri.

Disini gerak-gerik, tingkah laku dan lain sebagainya secara normatif akal-pikiran mulai mengendalikannya. Disini perlunya agar mendapatkan “LOVE” yang sebenarnya, perlu kiranya belajar secara keseluruhan dari ruang virtual. Jika ini dilakukan sama dengan mulai berproses menjadi orang dewasa dengan mengkaji dirinya sendiri, diketahuinya secara sadar siapa diri sebenarnya. Oleh karena itulah, pada saat ini kita diwajibkan untuk mempelajari ilmu.

 Posting ini pastilah akan dapat membuka dialektika-dialektika baru dengan berbagai cabang topik. Namun saya cukup mengakhiri sampai disini saja tentang topik LOVE dari dua belahan, dan intinya cinta sejati harus merupakan tangkupan dari dua belahan cintyang oleh sang pencipta memang dipisahkan oleh garis pemisah yang tidak langsung saling bertemu sebelum adanya usaha dari dirinya sendiri.

Untuk serpihan topik yang lain akan diposting di judul yang lainnya.

Semoga bermanfaat untuk kita semua sebagai wawasan menjalankan hidup dengan penuh cinta.

Posted in filsafat | Tagged , | Leave a comment

Mulai membedah filsafat

Kali ini aku tanpa sengaja saat ngeloyor sana sini melewati setiap jalan yang di tampilkan oleh mbah google, terutama wikipedia, terselinap kata-kata “Filsafat”. Aku coba untuk mengikutinya dengan mengkopas kata “filsafat” dan aku tulis  ke isian pencarian. Hmm maksudnya aku mencoba memulainya dengan kata-kata tersebut apa seh maksudnya. Aku sebelumnya tidak pernah memperhatikan dan tertarik dengan kata-kata yang satu ini. Yang aku maksud bila ingin mendalami apa yang dimaksud dengan “filsafat” selalu sesuatu yang sukar dimengerti tinggi di awan, dan maksudnya tidak jelas.

Eh….ternyata aku bisa mulai dengan etimologi dari filsafat itu dulu. Apa maksudnya dengan kata-kata tersebut. Saya mencoba untuk mencari wikipedia tentang filsafat dan saya kutip sebagai berikut:

Etimologi

Kata falsafah atau filsafat dalam bahasa Indonesia merupakan kata serapan dari bahasa Arab فلسفة, yang juga diambil dari bahasa Yunani; Φιλοσοφία philosophia. Dalam bahasa ini, kata ini merupakan kata majemuk dan berasal dari kata-kata (philia = persahabatan, cinta dsb.) dan (sophia = “kebijaksanaan”). Sehingga arti harafiahnya adalah seorang “pencinta kebijaksanaan”.

Kata filosofi yang dipungut dari bahasa Belanda juga dikenal di Indonesia. Bentuk terakhir ini lebih mirip dengan aslinya. Dalam bahasa Indonesia seseorang yang mendalami bidang falsafah disebut “filsuf”.

Aku sangat tertarik dan akan memulai dulu dengan kata yang disebut dengan “Pecinta Kebijaksanaan“. Yang membuat aku sangat tertarik karena banyak sesuatu yang tersirat dalam kata-kata tersebut, yang menurut saya sangat langka pada jaman modern ini.

Mengapa…..

Disini lebih utama adalah menyebutkan sosok apalagi kalau bukan “Manusia” yang merupakan sebagai “Pecinta“, kedua adalah obyek yang dicintai yaitu “Kebijaksanaan“. Dua kata ini menurut saya adalah pemunculan secara klasikal pada jamannya, namun wujudnya pada jaman modern ini bisa berbentuk apapun namun hakekat yang terkandung tidak akan pernah berubah. Hanya saja pada jaman modern ini, telah memiliki reinkarnasi wujud yang beraneka ragam seiring dengan perkembangan sosial manusia, sehingga lebih sulit memilahnya mana yang masih “melingkupi hakekatnya” dan mana yang telah “menelanjangi hakekatnya”.

Disini, aku hanya mencoba untuk mengkaji dan mengungkapkannya menurut caraku, dari dalam batin diriku sendiri yang mengalir secara alamiah . Sehingga dalam blog ini aku mencoba untuk mengkomparasi, menganalisa dan menyambungnya dengan melihat kenyataan yang ada didalam kehidupan kita yang sekarang.

Disini aku bagaikan seorang pelukis, aku hanya ingin menorehkan isi alam manusiaku kedalam bentuk tulisan-tulisan filsafat

 Aku sebagai CiptaanNya dengan mutidimensi, terkadang selalu berada pada kondisi kemanusiaan yang berbeda dari hari kehari, bagai pepatah jawa bahwa manusia itu “Mulak Malik Musik” yaitu dari multidimensi itu selalu ada dimensi tertentu yang memberikan kondisi tertentu pada diriku. Suatu saat kadang dimensi seni sangat berpengaruh, sehingga kuraih alat musik untuk memainkannya. Di situasi lainnya kadang muncul spiritualisme, sehingga ingin menumpahkan apa-apa yang ada didalam dadaku baik dalam bentuk tulisan apapun, dialektika atau dialog dalam bentuk ucapan. Pada kondisi ini membuat kondisi peka terhadap sosial sekitarnya. Bila situasi dimensi lainnya muncul, kadang ingin bermain-main maka aku akan bermain dengan keasyikan hobiku yang ada. Yah itulah manusia kita sebagai pelaku kehidupan selalu menurut apa yang tersirat dalam hati yang terdalam, asalkan dapat memaknai apa maksud yang terkadung didalamnya dengan secara sadar.

Kita perlu menyadari bahwa Manusia adalah sosok multidimensi

Yang dimaksud multidimensi disini bukanlah multidimensi dalam bentuk wujud fisik, akan tetapi “Manusia” sesungguhnya yang bersemayam dalam wujud fisik yang berupa non-fisik. Sebenarnya pada jaman sekarang mayoritas orang di dunia ini telah meyakini bahwa kata “Manusia” itu terdiri dari dua yaitu Manusia secara fisik dan Manusia secara non-fisik. Saya lebih suka mengatakannya sebagai “Manusia materi” dan “Manusia non-materi”. Manusia materi juga multidimensi akan tetapi sampai saat ini terbatas sebagai 3 dimensi saja — itupun konvensi manusia fisik pada jaman sekarang. Sedangkan Manusia non-materi memang diyakini keberadaannya melalui fenomena-fenomena berupa multidimensi lebih dari dimensi manusia fisik. Demikian komplek jatidiri manusia sesungguhnya, sehingga sang pencipta menyebutnya sebagai ciptaannya yang paling memiliki derajat palaing tinggi diantara ciptaan lainnya, serta merupakan ciptaan yang paling mulia. Disinilah yang menjadi ketertarikan saya untuk mengkaji yang namanya filsafat.

Apa yang dimaksud Filsafat secara definisi ?

Aku mencoba mencari dalam internet apa yang dimaksud dengan definisi filsafat. Akhirnya aku mulai membuka  satu persatu daftar pencarian di google tentang definisi filsafat. Aku mulai menelaahnya dan membacanya, aku peroleh tentang bebera definisi diantaranya adalah:

Kutipan dari: http://www.consumptive.net/2011/11/pengertian-filsafat-definisi-filsafat.html

  1.  Pengertian filsafat menurut Plato
    Filsafat adalah pengetahuan yang berminat mencapai pengetahuan kebenaran yang asli.
  2. Pengertian filsafat menurut Aristoteles
    Filsafat adalah ilmu ( pengetahuan ) yang meliputi kebenaran yang terkandung didalamnya ilmu-ilmu metafisika, logika, retorika, etika, ekonomi, politik, dan estetika.
  3. Pengertian filsafat menurut Al Farabi
    Filsafat adalah ilmu ( pengetahuan ) tentang alam maujud bagaimana hakikat yang sebenarnya.
  4. Pengertian filsafat menurut Cicero
    Filsafat adalah sebagai “ibu dari semua seni “( the mother of all the arts“ ia juga mendefinisikan filsafat sebagai ars vitae (seni kehidupan )
  5. Pengertian filsafat menurut Johann Gotlich Fickte (1762-1814 )
    Filsafat sebagai Wissenschaftslehre (ilmu dari ilmu-ilmu , yakni ilmu umum, yang jadi dasar segala ilmu. Ilmu membicarakan sesuatu bidang atau jenis kenyataan. Filsafat memperkatakan seluruh bidang dan seluruh jenis ilmu mencari kebenaran dari seluruh kenyataan.
  6. Pengertian filsafat menurut Paul Nartorp (1854 – 1924 )
    Filsafat sebagai Grunwissenschat (ilmu dasar hendak menentukan kesatuan pengetahuan manusia dengan menunjukan dasar akhir yang sama, yang memikul sekaliannya .
  7. Pengertian filsafat menurut Imanuel Kant ( 1724 – 1804 )
    Filsafat adalah ilmu pengetahuan yange menjadi pokok dan pangkal dari segala pengetahuan yang didalamnya tercakup empat persoalan.
    Apakah yang dapat kita kerjakan ?(jawabannya metafisika )
    Apakah yang seharusnya kita kerjakan (jawabannya Etika )
    Sampai dimanakah harapan kita ?(jawabannya Agama )
    Apakah yang dinamakan manusia ? (jawabannya Antropologi )
  8. Pengertian filsafat menurut Notonegoro
    Filsafat menelaah hal-hal yang dijadikan objeknya dari sudut intinya yang mutlak, yang tetap tidak berubah , yang disebut hakekat.
  9. Pengertian filsafat menurut Driyakarya
    Filsafat sebagai perenungan yang sedalam-dalamnya tentang sebab-sebabnya ada dan berbuat, perenungan tentang kenyataan yang sedalam-dalamnya sampai “mengapa yang penghabisan “.
  10. Pengertian filsafat menurut Sidi Gazalba
    Berfilsafat ialah mencari kebenaran dari kebenaran untuk kebenaran , tentang segala sesuatu yang di masalahkan, dengan berfikir radikal, sistematik dan universal.
  11. Pengertian filsafat menurut Harold H. Titus (1979 )
    Filsafat adalah sekumpulan sikap dan kepecayaan terhadap kehidupan dan alam yang biasanya diterima secara tidak kritis. Filsafat adalah suatu proses kritik atau pemikiran terhadap kepercayaan dan sikap yang dijunjung tinggi;­       Filsafat adalah suatu usaha untuk memperoleh suatu pandangan keseluruhan;
    Filsafat adalah analisis logis dari bahasa dan penjelasan tentang arti kata dan pengertian ( konsep );
    Filsafat adalah kumpulan masalah yang mendapat perhatian manusia dan yang dicirikan jawabannya oleh para ahli filsafat.
  12. Pengertian filsafat menurut Hasbullah Bakry
    Ilmu Filsafat adalah ilmu yang menyelidiki segala sesuatu dengan mendalam mengenai Ke-Tuhanan, alam semesta dan manusia sehingga dapat menghasilkan pengetahuan tentang bagaimana sikap manusia itu sebenarnya setelah mencapai pengetahuan itu.
  13. Pengertian filsafat menurut Prof. Dr.Mumahamd Yamin
    Filsafat ialah pemusatan pikiran , sehingga manusia menemui kepribadiannya seraya didalam kepribadiannya itu dialamiya kesungguhan.
  14. Pengertian filsafat menurut Prof.Dr.Ismaun, M.Pd.
    Filsafat ialah usaha pemikiran dan renungan manusia dengan akal dan qalbunya secara sungguh-sungguh , yakni secara kritis sistematis, fundamentalis, universal, integral dan radikal untuk mencapai dan menemukan kebenaran yang hakiki (pengetahuan, dan kearifan atau kebenaran yang sejati).
  15. Pengertian filsafat menurut Bertrand Russel
    Filsafat adalah sesuatu yang berada di tengah-tengah antara teologi dan sains. Sebagaimana teologi , filsafat berisikan pemikiran-pemikiran mengenai masalah-masalah yang pengetahuan definitif tentangnya, sampai sebegitu jauh, tidak bisa dipastikan;namun, seperti sains, filsafat lebih menarik perhatian akal manusia daripada otoritas tradisi maupun otoritas wahyu.

Sebagai awal untuk memulai membedah filsafat, aku masih memulai dengan aspek etimologi dan definisi-definisi dari berbagai para ahli di bidangnya. Posting-posting selanjutnya aku tidak akan membahas tentang filsafat, karena aku bukan dibidangnya, melainkan secara bebas akan menulis dialektika tentang apa-apa yang merupakan coretan-coretan isi hati yang paling dalam. Karena dari definisi diatas filsafat tidak lain mengarah kepada keberadaan jati-diri manusia yang bersemayanm dalam hati (entah apa penyebutannya) manusia.

Sekian dulu….

Posted in filsafat | Tagged , | Leave a comment

4digits 7segment display driver: input 4 BCD with blink

 This module is similar to the module that has been in post here. However, this module is not equipped with an internal RAM, so that as the input is 4-digit BCD. Usually this module is used, if the previous modules has registers or RAM which hold data BCD.

In this module has a 4-digit BCD input in parallel. So that the BCD data provided will be displayed to the 4-digit 7segment.

Block of Module

The function of each i / o of this module are:

  • CLK50MHZ is oscillator about 50MHz.
  • BLINK is input control for flashing the 4 digit 7segment display. Active in logic 1.
  • 4 digit BCD input are called as BCD_DIG0..3. Its function is as much as 4-digit bcd input. This 4 digits bcd input is obtained from the previous module connected to this input.
  • Output of SEG(7:0) is used for pattern of 7segment display. Segments of 4 digit usually are connected in parallel.
  • Output of the SEG (3:0) is used to activate each digit of common anode. Because each digit of 7segment will be displayed in scanning method.

 

 

Source code

Testing module

To test the module is not enough if you use the switch on the evaluation board. One way is to use additional modules in the form of a binary counter. The data of counter will be assigned to the output that connected to input of display module.

The following block diagram as a whole to test the module of  “drive7seg_noram_blink”.

Additional modules is called “test_counter” serves as a counter having 4 bcd output. The other used is  library in ISE AND2 to stop the counter because CLK50MHZ on the block if STOP = 0.

Source code of test_counter module

Posted in Electronics, fpga | Tagged , , | Leave a comment

UART RS232

Serial communication is often used for general applications is RS232. This module is a modification of the module that was created by Dan Pederson, Digileninc, 2004.

Here I made some modifications to the baudrate of the rx / tx can be set manually. Setting baudrate usual through a combination of a switch or a schematic. If you wish to make modifications, please write your profile included in the program comments.

Source code

 

How it works

I will first explain the function of each pin of this module, namely:

  1. BAUD(2:0)
    This pin is 3 bits serves to set baudrate of the TX and RX. There are 8 kinds of combinations baudrate from 000 to 111 are 1200, 2400, 4800, 9600, 19200, 38400, 115200, 115200. Last baudratenya same, so there are only 7 different baudrate. Parity used is odd, 8bits data, stop bit 1.
  2. TX
    This pin is used for transmit data by serially at current baudrate.
  3. RX
    This pin is used for receive data by serially at current barudrate.
  4. CLK
    As base clock at 50MHz.
  5. DBIN
    This pin is used as an 8bits parallel data will bel transmittesd  by serially via the TX pin. This data is provided when TBE = 1 means the bus was empty and ready to accept new data.
  6. DBOUT
    This pin will contain 8bits data has been received by serially via RX pin.  This data will ready if RDA=1.
  7. RDA – Read Data Available
    This pin is used as a flag that the serial data has been received from the RX when RDA=1.
  8. TBE – Transfer Bus Empty
    This pin is used as a flag that the byte to transmit is empty and ready to get a byte again.
  9. RD
    As Read control to get a byte from DBOUT when RDA=1. Active as logic 1.
  10. WR
    As Write control to write a byte to DBIN when TBE=1. Active as logic 1.
  11. PE, FE, OE
    As an indicator of the process of the module.
  12. RST
    As control to reset module and start using baudrate of setting.

Testing

To test this module, additional modules required as a “Top of Module” in ISE. Top module serves to bypass the data from DBOUT sent to DBIN. This means that data is as internal loop. If you use hyperterminal as a tool, then typed data provided in the keyboard will be accepted back as an echo character. Here you will be able to check the function of the module right or wrong.

Source code of top module as follow.

Testing

To test this module, additional modules required as a “Top of Module” in ISE. Top module serves to bypass the data from DBOUT sent to DBIN. This means that data is as internal loop. If you use hyperterminal as a tool, then typed data provided in the keyboard will be accepted back as an echo character. Here you will be able to check the function of the module right or wrong.

Source code of top module as follow.

 

 

Posted in Electronics, fpga | Tagged , , | Leave a comment

4digits 7segment display driver: with blink

This module is the same as the previous module . This module also serve as a  4 digit  7segment display driver. Module has the distinction is equipped with blinking control lines internally, called “blink”. By providing a logic 1 on this channel, automatically display will flash with a certain period.

How it works

As a display controller 7segmen 4digit led by scanning methods. Scan time to 4 digits is 4x8000x1/50uS = 640uS. Each 7segmen equipped with an internal RAM which can be written using the data bus din [3:0], addr [1:0] and control wr. This RAM contains the BCD data to be displayed to each digit 7segmen.

This module is equipped with an internal oscillator in a blink.  Only by providing a logic 1 on input channel “blink”, the display will flash with a certain period. This would make it simpler to control for the display flashes.

Board Used

 To test the module is used fpga evaluation board Spartan3 XC3S200 from Xilinx. Clock Frequency used is 50MHz. 7segmen displays already available in this board as much as 4 digits. It has been designed featuring a multiplex, because each digit is equipped driver transistor to activate each digit. Led every bit connected in parallel.

 

 

 

Block Architecture

Functional pins can be explained as follows:

  • output digout [3 .. 0] is used to enable every digit of 7segmen displays, active logic 0.
  • seg [7 .. 0] as the display pattern data for forming the digits 0-9 and A-F at 7segment display.
  • addr[1..0] as address bus of internal ram for display bcd buffer.
  • din[3..0] as data bus of internal ram.
  • blink as blink control of display. If blink = 1 the display will flash with a certain period. This is useful for applications that require the display blinking mode, for example, to give warning, the setting for the operator, or other.
  • wr as a control writing of data into ram, active at rising edge. 
  • clk50mhz as clock source.

Controller architecture from 7segment drivers provide blinking using the scanning method is described as follows:

Source Code

 

DEMO

YouTube Preview Image

Posted in Electronics, fpga | Tagged , , | Leave a comment

4digits 7segment display driver: noblink

In the electronic systems are usually required to display the measuring value, setting value, and so forth. Thus the required module to interface displays.  This module is not equipped with blinking internal control input. So, we need externally blinking pulse, blinking oscillator. Externally blinking pulse is usually obtained from the previous module. So that the pulse period can be determined in accordance with the previous module state. This module is the same except have been equipped with blinking control internally.

How it works

As a display controller 7segmen 4digit led by scanning methods. Scan time to 4 digits is 4x8000x1/50uS = 640uS. Each 7segmen equipped with an internal RAM which can be written using the data bus din [3:0], addr [1:0] and control wr. This RAM contains the BCD data to be displayed to each digit 7segmen.

This module is not equipped with an internal oscillator in a blink, blink, so input must be adjusted to a specific frequency through an external oscillator. This module is intended to blink period can be adjusted with the desire.

This module was tested using an evaluation board FPGA from XILINX XC3S200 Spartan3. The frequency of the oscillator used in this evaluation board is 50MHz. To display 4 digits, has been available as 4-digit 7segmen display. This display uss a scanning or multiplex method, because each digit is equipped transistor to turn on each digit of 7segmen display. Every bit segment of 7segmen connected in parallel.

 

 

Block architecture

Functional of pins can be explained as follows:

  • output digout [3 .. 0] is used to enable every digit of 7segmen displays, active logic 0.
  • seg [7 .. 0] as the display pattern data for forming the digits 0-9 and A-F at 7segment display.
  • addr[1..0] as address bus of internal ram for display bcd buffer.
  • din[3..0] as data bus of internal ram.
  • blink as blink control of display. If blink = 1 the display will turn off, blink = 0 the display will turn on. This is useful for applications that require the display blinking mode, for example, to give warning, the setting for the operator, or other.
  • wr as a control writing of data into ram, active at rising edge. 
  • clk50mhz as clock source.

Controller architecture from 7segment drivers using the scanning method is described as follows:

Application Circuit

To apply this module is required circuit 7segmen 4 digit display. To display each digit is switched to logic 0 via the output digout [3 .. 0]. While the pattern formed by the ag segment associated with the output of the module seg [7 .. 0], the remaining segment is the dot. The following image is an electronic circuit at least for the application.

Source code

DEMO

YouTube Preview Image

 

Posted in Electronics, fpga | Tagged , , | Leave a comment

Programming tools for XILINX FPGA — Platform MultiLINX

Fpga programmer tool MultiLINX Platform provides several modes of programming are: JTAG, Serial and Select MAP. While the interfaces with a computer provided by 2 modes: Serial RS232 and USB. This is a professional programmer and cost more expensive than the Platform Cable USB. However, providing a variety of programming modes and will give you flexibility to program the fpga.

It should be noted, the tool described here is only additional equipment to experiment with the xilinx fpga. This tool is only used as a programmer fpga for xilinx, in order to move the result of the binaries program based your design using fpga development software. Xilinx using ISE , and Altera using Quatrus II as fpga development software. Both hardware (programming tool, the explanation here) and fpga development software should have the right driver (typically been included). Then you are welcome to choose the appropriate board fpga evaluation of your financial ability.

Platform MultiLINX

Using this programming tool, you can freely choose the interface with computers and programming mode with the fpga. But the necessary external power supply is usually obtained from the evaluation board with a voltage of 2.5-5 Volts fpga. Use this to prosesional purposes or financial condition that you have enough to buy it. Provided 4 groups are floating cable, used to serve all existing fpga programming mode. With this floating cable you will easily connect to pin fpga programming. There is a list of labels for the signals in accordance with fpga programming mode. Label numbers correspond to the cable socket.

Have 3 groups of programming mode cables for JTAG, Slave Serial and Select MAP. As you look at sinyal names at box near cables connectors have two header connector are located up and down. At up connector have two groups cables, left for JTG, right for Slave Serial. The bottom connector is used programming for Select MAP mode.  By using this programmer, you do not need to buy an evaluation board equipped fpga programmer internally. Usually the programmer is equipped in the evaluation board with USB interface.

 

 

Posted in Electronics, fpga | Tagged , , | Leave a comment

How to turn off the 4 digits of 7segment display

On the evaluation board of fpga spartan 3 has 4-digits 7segment display. The displays are usually used to display data or a limited character.

However, for applications that do not require this display, is needed to turn off all digits of 7segment display.  An example is a demo of the application in the post here, the appearance of the 4 digits 7segment can interfere with performance, so need to be turned off.

You need to know the workings of the 7segment 4digits display on the evaluation board of fpga spartan 3, please click here to know it. To turn off all digits of 7segment display is by disabling all common anode of 7segment display. To disable each digit is by setting the common anoda to logic 1, because each digit will active at logic 0.

Common anode pins of 7segment display is called as AN3, AN2, AN1, AN0 with a pin number in sequence are E13, F14, G14, D14.

There are two methods  are behavioral or schematic to turn off all the digits of the 7segment display.

Behavioral

Well I will refer vhdl code posted here. The trick is to add output port for each digit of AN3, AN2, AN1 and AN0 written in Entities Block. To be concise to use array of std_logic.

 

Finally, in Block of process use the initialization as “1111″. Here are excerpts vhdl code then there is the addition, the results become:

 

Finally, in Block of process use the initialization as “1111″. Here are excerpts vhdl code then there is the addition, the results become:

 

Schematic

If you are working on schematic design, you can use schematic editor to disable all 7segment display. Each common anode of 7segment digit must be pulled up to VCC using I/O marker, it’s mean give a logic 1. Next, gave a name each I/O marker, for example as AN0, AN1, AN2 and AN3. 

The following video will describe it:

 

DEMO

YouTube Preview Image

Posted in Electronics, fpga | Tagged , | Leave a comment

How to design a digital system by a mixture of VHDL and Schematic

Posting this time I plan to redesign the existing digital system that i’ve posted here. Of course, different methods, namely a combination of VHDL and schematic.

And I will explain to you how it works.

Schematic

Schematic above, have a working principle that has been posted here , but designed here is a combination schematic and VHDL modules.

How it works The above schematic can be explained as follows:

  1. STOP input is used to disable CLK50MHZ for passing out to output of AND2 when STOP = 1. When STOP = 1 input module of delay250ms did not get the pulse of CLK50MHZ.
  2. The function of the module delay250ms is to create pulses at the output about 250ms of periode.
  3. The output of addr_count module will move from 00000 to 11111 and vice versa every “rising edge” of input. This output will be as address for the input of led_pattern module. 
  4. The led_pattern pattern module is ROM for leds pattern about 32x8bit of size. This ROM held  binary datas and is defined as an array. 
  5. Q_LED output will be a binary data in accordance with input address of ADDR.
  6. Finally leds will turn on/off according with ROM output.

VHDL Code of Modules

Each module on the schematic above is made in behavioral VHDL and converted to a schematic symbol. Except for INV and AND2 are internal library of the ISE. As the top module constructed schematically as shown in the picture above. The pull up of AN0..AN3 to VCC is used for disable or turned off the 4digits 7segment display. This is up to you.

Module code of delay250ms

Module code of addr_count

 

Module code of led_pattern

Posted in Electronics, fpga | Tagged , , | Leave a comment

8 leds flasher using pattern look up table

As you can see in this post, the pattern of the 8 leds is only two kinds: turn all leds to off or on. From this post I have an inspiration what if the pattern is stored in a table of ROM or is called  as the look up table (LUT).

Just LED pattern permanently stored in ROM make the LEDs display will have variations. So in this post, the delay time is maintained constant so you can easily understand how it works. But on the other posts will be modified with a delay time that varies.

VHDL Code

 

 

 About the workings of the program above can be explained as follows:

  • Lines 1-3 is definitions of library used. STD_LOGIC_ARITH library contain library of CONV_INTEGER that used in line 36 for converting INTEGER to STD_LOGIC_VECTOR.
  • I / O ports are defined in lines 5-9, STOP to stop flasher, Q_LED to control 8 LED, CLK50MHZ as input timer.
  • Lines 13-23 define the ROM 32x8bits for the pattern of the LED display is called “led_lut”. LUT was marked by the addresses 0-31 or 00000 to 11111 in binary. As marker addresses of LUT is addr_lut and the defining is line 26. 
  • Lines 25-26 are defining of variable dly as delay counter and addr_lut as a marker addresses of LUT. 
  • Lines 31-44 are block of process.
Posted in Electronics, fpga | Tagged , , | Leave a comment

Simple 8 leds flasher with options delay

Examples of programs here is same with the previous example, just added the option of delay using combination of switchs. Consists of two switches that are used to select the delays. The combination switch will determine a constant delay that is stored in the ROM table as a reference delay at this time. 

VHDL Codes

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

The line by line explanations of vhdl codes as follow:

  • Lines 1-4 is the definition of libraries used.
  • Lines 6-12 is the definition of I/O channels used. STOP is input channel for stopping leds flashing or all leds will turned off. DLY_OPT is used to select the time of delay that held in ROM tables called as romdelay. Q_LED is array channel outputs for driving 8 leds. CLK50MHZ as oscillator clock.
  • Line 16 is the definition of type_romdelay as integer in range 0 to 100000000 or 0 to 2 second.
  • Line 18 is the definition of dly and dly_buff variable as integer in range 0 to 100000000. dly for delay counter and dly_buff as comparing delay assign from romdelay table based on DLY_OPT.
  • Lines 21-27 is  the table of delay selections. 100000000 is 2 second, 50000000 is 1 second, 25000000 is 0.5 second, 12500000 is 0.25 second.
  • Lines 31-50 is the block of process. 
  • Lines 34-39, increment dly as delay counter, if same with dly_buff will read new delay from table, dly reset to zero, make toggle flag_blink.
  • Lines 41-49, turned on leds if STOP=0 and flag_blink=1, if not it leds will turned off.

 

DEMO

YouTube Preview Image

Posted in Electronics, fpga | Tagged , , | Leave a comment

3 to 8 decoder: simple circuit

Here will be explained on the decoder 3 to 8 in a simple. This decoder has 3 inputs and 8 outputs. Input is a binary combination of 0-7, one output will be logic 1 corresponds to the binary input.
The truth table is shown below.

C B A Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1

From the truth table above, one utput will be logic 1 depending on the binary input. If the binary input 000 (0 in decimal) output Q0 = 1, other output = 0. If the binary input 101 (5 in decimal) output Q5 = 1, other output = 0. Its means that every single output representing each state of binary inputs. Output is active if logic 1.

Input and output channels each is treated here as channel bits. The block can be described as follows:

3 to 8 decoder: non array

Block of decoder on the left is illustrated with line input and output separately for every bit.  Actually this way is intended to clarify that the required programming ideas in simple writing program. Programming here does not consider the efficient programming techniques. It aims to provide a lot of consideration and show that efficient programming is with a simple description.

Another explanation, the input and output channels will be treated as arrays. So that would seem programming will be easier and simpler.

Entities blocks can be written as follows:

    entity decoder is
        Port (  A  : in STD_LOGIC;
                B  : in STD_LOGIC;
                C  : in STD_LOGIC;
                Q0 : out STD_LOGIC;
                Q1 : out STD_LOGIC;
                Q2 : out STD_LOGIC;
                Q3 : out STD_LOGIC;
                Q4 : out STD_LOGIC;
                Q5 : out STD_LOGIC;
                Q6 : out STD_LOGIC;
                Q7 : out STD_LOGIC
             );
    End decoder;

Block of the process can be written as follows:

begin
            process (A,B,C)
                begin
                         if A='0' and B='0' and C='0' then
                                     Q0<='1'; Q1<='0'; Q2<='0'; Q3<='0';
                                     Q4<='0'; Q5<='0'; Q6<='0'; Q7<='0';
                         end if;
                         if A='1' and B='0' and C='0' then
                                     Q0<='0'; Q1<='1'; Q2<='0'; Q3<='0';
                                     Q4<='0'; Q5<='0'; Q6<='0'; Q7<='0';
                        end if;
                        if A='0' and B='1' and C='0' then
                                    Q0<='0'; Q1<='0'; Q2<='1'; Q3<='0';
                                    Q4<='0'; Q5<='0'; Q6<='0'; Q7<='0';
                       end if;
                        if A='1' and B='1' and C='0' then
                                    Q0<='0'; Q1<='0'; Q2<='0'; Q3<='1';
                                    Q4<='0'; Q5<='0'; Q6<='0'; Q7<='0';
                       end if;
                       if A='0' and B='0' and C='1' then
                                    Q0<='0'; Q1<='0'; Q2<='0'; Q3<='0';
                                    Q4<='1'; Q5<='0'; Q6<='0'; Q7<='0';
                      end if;
                      if A='1' and B='0' and C='1' then
                                   Q0<='0'; Q1<='0'; Q2<='0'; Q3<='0';
                                   Q4<='0'; Q5<='1'; Q6<='0'; Q7<='0';
                      end if;
                      if A='0' and B='1' and C='1' then
                                   Q0<='0'; Q1<='0'; Q2<='0'; Q3<='0';
                                   Q4<='0'; Q5<='0'; Q6<='1'; Q7<='0';
                     end if;
                     if A='1' and B='1' and C='1' then
                                  Q0<='0'; Q1<='0'; Q2<='0'; Q3<='0';
                                  Q4<='0'; Q5<='0'; Q6<='0'; Q7<='1';
                     end if;

end process; 

Because input and output channels are not defined as an array, then the statement in the “process block” can not be written in short.
Furthermore, the input and output channels will be defined as an array. The block can be described as follows:

3 to 8 decoder: array

By treating an array of input and output channels, the program that has the relationship between the data D [3 .. 0] with Q [7 .. 0] will be easily written down and become simpler.

Entities blocks can be written as follows: 

3 to 8 decoder: array

By treating an array of input and output channels, the program that has the relationship between the data D [3 .. 0] with Q [7 .. 0] will be easily written down and become simpler.

Entities blocks can be written as follows:

        entity decoder is
             Port (  D : in STD_LOGIC_VECTOR (2 downto 0);
                     Q : out STD_LOGIC_VECTOR (7 downto 0)
                  );
        end decoder;

The use of the array will cause the writing in “Process Block” to be more simple like the following:

        begin
            With D Select Q
                 "00000001" when "000",
                 "00000010" when "001",
                 "00000100" when "010",
                 "00001000" when "011",
                 "00010000" when "100",
                 "00100000" when "101",
                 "01000000" when "110",
                 "10000000" when others;
DEMO

YouTube Preview Image

Good Luck... 
Posted in Electronics, fpga | Tagged , , | Leave a comment

Assign I/Os of module into the fpga pins: by writing manually on UCF file

As described in this example, a VHDL program can be as modules that is a black box digital circuits which has input and output channels.  Of course, in practice, the input and output channel of modules need to assign into the fpga pins. This I/Os assigning to fpga pins will be needed for connecting to external circuit like ADC, DAC, Memory, Display, Keyboard or another. To direct the I/Os to the fpga pins need a configuration together with the writing vhdl module. If you use ISE as a fpga developer, this configuration file have file extension  as “.ucf”.

Writing a configuration of .ucf file

One of the easiest ways to redirect i / o in the module to the fpga pins is through the writing of configuration files with extensions UCF.

Figure fpga evaluation board on the left is the Xilinx Spartan 3, click here to see the posting.

In this example, there are 5 channel io module that will be directed to the fpga pins, namely A, B, C, D as input and Q as output. A, B, C, D using 4 switch on the fpga evaluation board in sequence with the pin number are: F12, G12,  H14,  H13. While the Q output is directed to the LED with the pin number: K12.

Thus, to redirect input and output in the module simply by creating a configuration file by writing as follows:

NET “A”         LOC = “F12″ ;

NET “B”        LOC = “G12″ ;

NET “C”        LOC = “H14″ ;

NET “D”        LOC = “H13″ ;

NET “Q”        LOC = “K12″ ;

fpga pin number will depend on the type of fpga evaluation board that you use. Therefore, check data sheet associated with that board.

This configuration file will be compiled jointly if you are on stage by executing “implement design” in the ISE.
You can freely direct i / o of the module that you design to physical pins of the fpga. But you should notice is that the adjustment of the voltage output or input of fpga with external circuit.

The following video explains briefly how to direct i / o of module to fpga pin through the UCF file editor.

DEMO

YouTube Preview Image

Running “Implement Design”

Before executing “implement design”, must first execute the “Synthesize-XST” in the stage design using ISE for Xilinx fpga. Synthesize XST is the phase-compilation that includes checking the syntax and synthesis in accordance with the type of fpga. Furthermore, “the implement Design” is the stage of implementation into the fpga design that includes: Translate, Map and Place & Route.
At this stage UCF files will be compiled together with the module was created (blackbox.vhd). But can also directly execute “implement design”, and when the stage-Synthesize XST not finished it will automatically be executed first. When the stage of Synthesize XST failure, it must be repaired until this stage success.

Posted in Electronics, fpga | Tagged , , | Leave a comment

Introduction to build a combinational circuit using schematic

The main purpose in posting here is to give an explanation of the introduction to build a digital circuit using schematic. As you can see in this post, a combinational digital circuit has been built  by the behavioral VHDL code with circuit refer to this post.

Sometimes the electronic hobbyist prefer to use shematic method to build a digital circuit.. Perhaps the reason, a more seemingly obvious how it works compared behavioral. However, the behavioral also preferred because it is more compact, especially for complex circuits. But it is also possible to build a complex circuit by combinations of  behavioral and schematic. This method will be more cool and easy to use, because a digital circuit created by behavioral can be converted into block of  schematic and look like a digital component.

I will explain in step by step to create a combinational digital circuit using the existing library of digital gates in the ISE program. Basic to build logic circuits using schematic shown in the following video:

DEMO

YouTube Preview Image

Build a complex digital system using the schematic as a whole is very difficult. ISE permit to build a digital system is a mixture between the Behavioral and Schematic. Each module should be built in behavioral because it can be done in detail. Then each module can be converted to a schematic symbol and will be seen as digital components. Each module is converted to a schematic symbol, you can imagine the result is a digital component in accordance with needs.

Posted in Electronics, fpga | Tagged , , | Leave a comment

Simple 8 leds flasher

Here I am trying to make a simple program to give an example of using if statements, making the delay, bit toggle flag. To be easily understood, the example here is applied to 8led flasher with a certain period. In block entities, STOP as the input channel in the form of bit, serves to turn off the 8 led. Q_LED an 8bit output channel an array of Q_LED [7 .. 0], serves to turn on or turn off the leds. Internally there is a register for the delay is variable called ‘delay’, serves as a counter delay for the flashing leds. In addition there is a flip-flop bit to mark the led is in a state of on / off is called as “flag_blink”.

VHDL Codes

  • Lines 1-2 are library definitions use standart logic.
  • Lines 4-8 are Entities block define the I/O  of module. STOP as bit input for stopping the flasher. Q_LEDs are outputs as 8bit array for drive 8 leds. And CLK50MHZ as clock about 50MHz.
  • Process block, start on the line 10 and end on the line 36.  
  • Line 12 is a defining a integer for delay counter. Line 13 is defining bit as toggle bit for state of leds blinking.
  • Lines 16-34 is the main process of leds flasher begin by statement “begin”.
  • Below line 18 will be execute only if CLK50MHZ at rising edge state. And lines 19-23 is at the outer loop so that is always executed every CLK50MHZ on rising edge state, which produce the toggle state on flag_blink variable.
  • Lines 24-33 leds will be turned on, only when STOP = 0 and flag_blink = 1.

Flashing period

To calculate the period of the leds flashing is obtained based on frequency oscillator of fpga about 50MHz. With 50MHz oscillator the period become 20 nano second. At line 20 variable flag_blink will be toggled every 2500*8000 count of oscillator period. Time of toggle will be 2500*800*20 nano second =  400,000,000 nano second or 0.4 second. All leds will be turned on about 0.4 second and will be turned of about 0.4 second.

DEMO

YouTube Preview Image

 

Posted in Electronics, fpga | Tagged , , | Leave a comment

Introduction Verilog: block of program

As mentioned in page about Introduction VHDL, will be described here also another programming language is Verilog or Verilog HDL. Verilog is a programming language by describing hardware as well as computer programming language. For those who are familiar with computer programming languages such as C, Pascal and others could use Verilog to design a fpga.

Block of program is basically same with VHDL, but the programming style is different and almost same as a computer programming language like C. Description of the program block here also refers to those described previously, please click here.

Comment Block course similar to VHDL, especially when using the same software like ISE. Library desciptions block will refer to as the C programming language using the syntax include. Entities and Proccess Block becomes compact as well as the C programming language, written as a function name, arguments and is followed by Proccess Block.

Comment Block course similar to VHDL, especially when using the same software like ISE. Library desciptions block will refer to as the C programming language using the syntax include. Entities and Proccess Block becomes compact as well as the C programming language, written as a function name, arguments and is followed by Proccess Block.

Okay, so as not boring or confusing, I’ll write back in Verilog program as in the previous logic circuit.

module blackbox(A, B, C, D, Q); 

       input A, B, C, D; 
       output Q; assign 

       Q = ~A & ~B & C & D; 
endmodule;

The discussion here is not discussing the “Comment Block”. From the above code, it appears that the Entities Block, Block Proccess into one or compact, because it is a style of computer programming language. Library Descriptions Block can be inserted using include syntax like C programming.

As you can see above the Block Entities beginning with the syntax module:

module blackbox(A, B, C, D, Q);
       input A, B, C, D; 
       output Q;

Or you can be written as follow:

module blackbox(input A, input B, input C, input D, output Q);

Next followed by Proccess Block and should be closed with endmodule syntax, as follow:

      assign Q = ~A & ~B & C & D; 
      endmodule;

Very short and compact, ideal for those who are familiar with computer programming language. But has the disadvantage compared to VHDL. VHDL will be more clearly describe the hardware, making it very easy to be tracked or verified.

Posted in Electronics, fpga | Tagged , , | Leave a comment

Jangan tinggalkan arsip web di webhosting

I apologized profusely, if the contents of this post adverse parties, especially the hosting provider. This is not judging, just a tutorial in order to maintain the confidentiality of personal self. By above statement, I can not be prosecuted before the law by anyone.
Thank you
Best Regard
Author: Bambang Siswoyo

Anda terbiasa menyewa hosting terutama hosting yang berada diluar negeri atau didalam negeri yang anda tidak tahu keberadaannya ?

Jika ya…….

Saran saya jangan tinggalkan arsip apapun bila anda sudah tidak memakainya karena sudah expire.

Mengapa ?

Saya mendapat saran dari Bapak Ratno, staff senior di PPTI-UB bahwa isi web mungkin bisa dipakai siapa saja sesuai kepentingannya, yang tentunya tidak diperkenankan mengingat isi bersifat hak kita.

Dari pengalamanku yang aku posting disini, dan juga aku posting disini. Setelah aku pikir betul-betul masuk akal, utamanya dimungkinkan adanya kopi konten ke web lainnya, yang rugi kan kita capek-capek menulis bisa muncul diweb lainnya dari tulisan kita.

Terimakasih Pak Ratno…..atas sarannya…bravo for you.

Bagi yang terbiasa melahirkan karya dari tangan dan pikirannya sendiri, hal ini bisa menjadi sangat menyakitkan bila terjadi memindah-tangankan, artinya telah terjadi pengakuan atas hak orang lain. Kerennya disebut “Plagiat”, oknumnya disebut “Plagiator”.
Berbeda dengan membaca dari halaman web, itu kan memang disengaja untuk dipublikasikan, kalau kopi arsip server maka yang terjadi seluruh “server engine”nya ikut terangkut, dan tinggal distarter.

Minimal kita sendiri yang jaga diri “Jangan tinggalkan arsip web di webhosting” jika sudah tidak terpakai.

Disini saya akan sharing pengalaman saya tentang DNS: http://diyfpga.com + Webhosting yang menyatu di satu penyedia (saya tidak menyebutkan penyedianya).

Silakan santai…bisa ambil kopi atau minuman seadanya.

Kita mulai dengan langkah-langkah yang saya lakukan:

Masuklah ke cpanel dari webhosting provider, misal <ip_server>/cpanel

MENGHAPUS DATABASE

Karena wordpress menggunakan database mysql sebagai penyimpan konten secara keseluruhan, pertama-tama hapuslah seluruh database yang ada. Jangan lupa dibackup dulu caranya disini.

Pilih icon “MySQL Databases” , maka akan muncul seperti ini.

Langsung klik saja link “Delete Database”, dilakukan satu persatu untuk setiap databse yang terinstall.

Saya menghapus database “swiuid_wrdp1″ terlebih dahulu, karena merupakan database utama. Maka akan muncul.

Yah langsung saja klik “Delete Database”, kan sudah yakin akan menghapus. Akan muncul berikut ini.

Klik “Go Back”, lanjutkan untuk database yang lainnya, sampai seluruh database terhapus.

Sampai disini sebenarnya sudah aman, namun akan lebih aman jika seluruh file di home directory dihapus semuanya.

MENGHAPUS SELURUH FILE DI DIREKTORI HOME

 

Setelah keluar seperti diatas klik “File Manager”, maka akan muncul:

Pilih “Home Directory” kaemudian akan muncul:

Pilih semua file dalam folder ditandai dengan background biru, sama dengan anda melakukan di windows explorer, kemudian icon silang yang artinya “Delete”. Lakukanuntuk semua file dan folder, sampai benar-benar kosong.

Maka akan muncul berikut:

Jika sudah benar-benar kosong seperti di atas…….maka dinyatakan selesai dan aman.

Mudah-mudahan berguna bagi pengunjung blog ini.

 

 

 

Posted in Utak atik, Web | Tagged , , , | Leave a comment

Cara mengopi webhosting dengan cpanel 11

I apologized profusely, if the contents of this post adverse parties, especially the hosting provider. This is not judging, just a tutorial in order to maintain the confidentiality of personal self. By above statement, I can not be prosecuted before the law by anyone.
Thank you
Best Regard
Author: Bambang Siswoyo

Hmmmm. Aku pusing 7 keliling…

Kenapa ?

Karena webku yang sudah aku sedot secara statik dengan cara yang telah aku posting disini semuanya hilang begitu saja. Karena hal yang sepele laptopku yang seyogyanya mau dipakai anakku (sharing laptop demi pengiritan) hari senin tanggal 13/Des/2011. Hari minggu malam sekitar jam 11 malam sempoyongan ingat kalau laptopku bermasalah word gak bisa diinstall dengan yang baru, yang lama word 2010 bermasalah dikeynya. Mau diinstall selalu ditolak, aku cari digoogle eh…. ternyata bermasalah di registrynya. Aku paling ribet kalau berurusan dengan registry di windows.

Tangan besiku beraksi alias gak srantanan

Mengapa tidak, wong laptopku mau di pakai pagi hari oleh anakku untuk menyelesaikan draft proposal Skripsi. Hmm….. di Kedokteran Gizi UB, ternyata di semester 5 sudah diperbolehkan mencicil proposal Skripsi dengan mencari pemasalahan yang akan diteliti. Terus terang aku acungkan jempol dua tangan dan bravo buat Kedokteran Gizi UB. :-D :lol:

Biasa urusan anak bisa-bisa orang tua kehabisan pikir…daripada terlalu lama urusan registry…yah install saja windows xp baru wong kadang-kadang laptopku muncul “critical error”. Yah lupa kalau di drive C: ada data. Hilanglah data webku semuanya, yang seyogyanya aku tempelkan di blog ini.

Hari senin sehabis anakku pulang aku otak-atik web lagi pakai laptopku

Pertama aku goto web http://diyfpga.com, hmmmm tambah pusing, maksudku akan menyedot lagi isi webku itu…eh ternyata DNSnya sudah parking alias webku mati.

Dari pengertian tentang webhosting yang aku miliki, aku mendapat pengertian bahwa DNS itu seperti “kartu nama” berisi alamat tempat tinggalnya atau “alamat”. Kartu nama boleh tidak berlaku atau dicabut, tapi kan aku tahu alamat yang berisi ip serverku. Dan juga aku ingat registrasi DNS lebih dulu seminggu sebelum registrasi Hosting.

Hati deg-degan, langsung pikiran tertuju ke ip server itu :twisted:

Dengan hasrat yang menggebu penuh deg-degan aku cari ip itu, tidak ketemu…kemudian aku masuk emailku yang biasanya alamat dikirim ke email.

Eh benar…..ada alamat ip, langsung aku ke browser ketik: <ip-server>/cpanel (so pasti penyedia hosting lain akan berbeda)

Byuh langsung hatiku tenang ternyata cpanel masih aktif, kumasukkan user dan password….wes masuk “dadi genah iki” ujarku.

Muncul tampilan Cpanel, kebetulan pakai cpanel 11, seperti berikut ini.

Langsung aku klik “Backup Wizard”, karena biasanya buat orang yang masih awam, sambil melirik ke sidebar kiri cpanel yang menunjukkan “error”….aku semakin deg-degan. :roll:

Kemudian muncul:

Langsung aku gak pikir-pikir klik “Backup”. Kemudian muncul:

Sekali lagi aku gak mau “Partial Backup” karena gak mau resiko..pokok’e kabeh isine tak sedot. Kemudian muncul:

Sekali lagi aku gak pilih-pilih “Backup Destination” semua di home directory aku sedot gak perduli ukuran filenya.

Akhirnya aku mulai download progress….

Disini hatiku mulai gelisah….keringat dingin, mengapa ?

Yah internet takut ngadat…

Server takut koit……

Ha ha aku tersenyum aku berhasil membackup semuanya buih…..faile gede banget total hampir 200MB.

Aku mau sharing bahwa cara sedot disini berbeda dengan cara sedot yang aku  posting disini. Disini aku menyedot Web enginenya, yang kebetulan adalah WordPress + Database Mysql yang berisi seluruh konten-konten situs saya.

Jadi artinya ini memindah server yang seyogyanya aku install di laptopku seakan aku tetap memiliki server http://diyfpga.com namun hanya dirunning localhost komputerku.

Mengenai cara install web wordpress di laptop atau komputer, akan aku posting di halaman lainnya.

Sekian mudah-mudahan bermanfaat bagi yang mengalami kejadian seperti aku alami.

 

Posted in Utak atik, Web | Tagged , , , | Leave a comment